针对 i.MX6ULL Cortex‑A7 平台做嵌入式 C 代码 Cache 优化，核心就是利用 L1、L2 Cache 的局部性原理，通过调整数组排布、循环顺序、数据对齐、结构体重排、预取等方式，减少 Cache miss，从实测数据能明显看到，Cache 命中时内存读取延迟很低，Cache 失效（miss）时访问外部 DDR 的延迟会暴涨几倍，这也是很多 i.MX6ULL 程序跑慢、帧率上不去、采样丢数的主要隐藏原因。很多写嵌入式 C 的开发者只关心算法逻辑，忽略 Cache 行为，在 i.MX6ULL 上踩坑很常见：i.MX6ULL 的 Cortex‑A7 自带 16KB I‑Cache、16KB D‑Cache，外加 256KB 统一 L2 Cache，DDR 访问延迟很高，一旦频繁发生 Cache 失效，再简单的循环也会变慢。整套调优流程是先搭建 i.MX6ULL 实测环境，用性能计数器 PMU 采集 D‑Cache miss、I‑Cache miss、读取周期数；然后修改嵌入式 C 代码，调整数据布局、循环顺序、对齐；重新编译、刷固件，再次采集延迟数据；最后对比优化前后的读取延迟、Cache 命中率，保留收益稳定的写法。经过合理的 Cache 优化之后，同一段嵌入式 C 代码在 i.MX6ULL 上的读取延迟可以大幅下降，循环吞吐明显提升。
i.MX6ULL Cortex‑A7 Cache 基础参数表
| 项目 | 规格 | 说明 |
|---|---|---|
| CPU 核 | Cortex‑A7，单核 | i.MX6ULL 标配 |
| L1 I-Cache | 16KB，4 路组相联 | 指令缓存 |
| L1 D-Cache | 16KB，4 路组相联 | 数据缓存，对读取延迟影响最大 |
| L2 Cache | 256KB，8 路组相联 | 统一指令 / 数据缓存 |
| Cache Line | 32 字节 | 数据对齐、数组步长优化的核心单位 |
| DDR 访问 | 外部 SDRAM | Cache miss 时才会访问，延迟高 |
嵌入式 C 常见 Cache 优化手段清单（适配 i.MX6ULL）
- 遵循行优先访问：多维数组按内存连续顺序遍历，避免跳跃访问（步长过大）
- 结构体重排：把高频访问成员放前面，减少跨 Cache Line 访问；消除结构体空洞
- 数据对齐：关键缓冲区按 32 字节（Cache Line）对齐，使用__attribute__((aligned(32)))
- 分块（tiling / 分块循环）：把大数组切小，让单次处理的数据塞进 L1 D-Cache
- 合并循环：减少循环嵌套层数，减少反复加载、卸载数据
- 慎用 volatile：volatile 会强制绕过 Cache，频繁使用会拉高读取延迟
- 合理使用预取指令：Cortex‑A7 支持 PLD 预取，适合有规律流式读取
- 减少临时变量在循环内频繁创建，把常量放到只读段（.rodata）
实测延迟典型参考（i.MX6ULL）
| 访问场景 | 大致周期数 | 现象说明 |
|---|---|---|
| L1 D-Cache 命中 | 1~3 周期 | 读取极快 |
| L2 Cache 命中 | 10~20 周期 | 中等速度 |
| Cache miss，访问 DDR | 100~200 + 周期 | 延迟急剧拉高，是主要瓶颈 |
实测步骤（i.MX6ULL Cache 延迟测试）
- 内核开启 PMU 性能计数器，或者使用裸机 SDK 的 Cortex‑A7 PMU 驱动
- 编写测试嵌入式 C 代码，构造连续访问、跨步访问、随机访问三种测试用例
- 关闭编译器干扰优化（可控制 - O1/-O2 对比），固定测试数组大小
- 采集指标：D-cache miss 次数、总读取周期、平均单次读取延迟
- 应用上面的 Cache 优化手段，修改嵌入式 C 代码
- 多次复测，排除调度、中断干扰，记录优化前后数据
- 总结适合业务的写法，写入编码规范
容易踩的坑
- 盲目开最高优化等级 - O3：编译器优化不一定等价 Cache 友好，部分重排会破坏局部性
- 误以为大数组只要全局定义就没问题：数组远大于 L1/L2 时，天然大量 Cache miss
- 随意加 volatile 调试：上线忘记删掉，所有读取直接走 DDR，延迟爆炸
- 忽略中断抢占：测试读取延迟时，系统中断会污染 PMU 统计结果，尽量裸机或者关中断测试
- Cache Line 大小记错：i.MX6ULL 的 A7 是 32 字节，不是 64 字节，对齐参数写错无效
【相关 FAQ】
问题 1：嵌入式 C 代码 Cache 优化，在 i.MX6ULL Cortex-A7 上做读取延迟实测，主要看哪些 Cache 指标？
回答 1：嵌入式 C 代码 Cache 优化在 i.MX6ULL Cortex-A7 做读取延迟实测，重点采集 D-Cache 命中率、D-Cache miss 次数、单次读取周期，I-Cache miss 在纯数据读取场景影响相对小。
问题 2：i.MX6ULL Cortex-A7 做嵌入式 C 代码 Cache 优化，Cache Line 是多大，对齐要按多少字节？
回答 2：i.MX6ULL Cortex-A7 的 Cache Line 是 32 字节，嵌入式 C 代码 Cache 优化时，高频缓冲区建议用 32 字节对齐，方便提升 Cache 命中、降低读取延迟。
问题 3：写嵌入式 C 代码做 i.MX6ULL Cache 优化，为什么跨步访问会让读取延迟暴涨？
回答 3：跨步访问会跳过大量连续内存，每次读取落在不同 Cache Line，造成大量 Cache miss，频繁访问 DDR，所以嵌入式 C 代码 Cache 优化里优先保证内存连续顺序访问。
问题 4：i.MX6ULL Cortex-A7 实测 Cache 延迟，volatile 对嵌入式 C 代码读取延迟有什么影响？
回答 4：volatile 会告诉编译器每次都从内存直接读取、绕过 Cache，在嵌入式 C 代码 Cache 优化里，循环里大量 volatile 会直接拉高读取延迟，只适合寄存器访问场景。
【参考资料】
[2026-11-08]（嵌入式 C 代码 Cache 优化｜i.MX6ULL Cortex-A7 读取延迟实测）嵌入式 Linux 中文社区
[2026-10-21]（Cortex-A7 Programmer’s Model, Cache and PMU）ARM 官方参考手册
[2026-09-15]（i.MX6ULL Datasheet：Cortex-A7 Cache 架构说明）NXP
[2026-08-02]（Cache 局部性与分块优化，在 i.MX6ULL 上的实测对比）掘金嵌入式
[2026-07-10]（Linux 下 Cortex-A7 PMU 工具，测量 Cache miss 与内存延迟）eLinux.org
【免责声明】
本文是嵌入式 C 代码 Cache 优化、i.MX6ULL Cortex-A7 读取延迟实测经验整理；实测周期、延迟数值受 CPU 主频、DDR 时序、编译器版本、优化等级、中断、内核配置影响，仅作参考；Cache 优化属于性能调优手段，需要结合业务稳定性验证，不建议盲目修改代码布局；本文不构成产品代码强制规范，正式项目请基于自己硬件版本重新实测。